可测试性设计
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可测试性设计(英语:Design for testing或英语:Design for Testability,DFT)是一种集成电路设计技术。它是一种将特殊结构在设计阶段植入电路的方法,以便生产完成后进行测试,确保检测过后的电子组件没有功能或制造上的缺陷。
电路测试有时并不容易,电路的许多内部节点信号在外部难以控制和观测。通过在半导体工艺中添加可测试性设计结构,如扫描链等,并利用自动测试装置执行测试程序,可以在生产完成后立即进行质量检测。有些特定的装置会在其最终产品的组件上加上测试功能,在消费者的使用环境下执行时一并测试。测试程序除了会指出错误资讯外,还会一并将测试的日志保留下来,可供设计人员找出缺陷的来源。
更简单的说,测试程序会对所有的被测装置输入测试信号,并期待它们给出预期的正确回应。如果被测装置的回应与预期回应一致,则可得知电路正常,否则 即为测试错误。
为了方便使用测试程序检测错误,电路设计阶段不可忽视可测试性设计。在可测试性设计的规则确认完善下,可以利用自动测试图样发生器进行更复杂的测试。
参考文献
[编辑]- IEEE Std 1149.1 (JTAG) Testability Primer (页面存档备份,存于互联网档案馆) A technical presentation on Design-for-Test centered on JTAG and Boundary Scan
- Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin and Scheffer, ISBN 0-8493-3096-3 A survey of the field of electronic design automation. This summary was derived (with permission) from Vol I, Chapter 21, Design For Test, by Bernd Koenemann.
延伸阅读
[编辑]- Laung-Terng Wang, Cheng-Wen Wu and Xiaoqing Wen. VLSI Test Principles and Architectures: Design for Testability. Morgan Kaufmann. ISBN 978-0123705976.
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